碳化硅功率半导体在光伏、充电、电动汽车等行业得到了广泛应用，其潜力毋庸置疑。然而，从当前高功率碳化硅MOSFET来看，仍存在一个难题：即如何实现平衡性能、鲁棒性、可靠性和易用性的设计。比导通电阻是衡量SiC MOSFET技术先进性的关键参数，但其它标准，例如可靠性，也是制约器件表现的重要因素。对于不同的应用，导通电阻与可靠性之间的折衷也略有差异。因此，合理的器件定义应当保证设计灵活性，以满足不同的任务需求，无需大量设计工作和设计布局变化。

SiC MOSFET主要结构有平面型planar和沟槽型trench两种。尽管业界流行的说法沟槽栅型器件在可靠性方面难度较高，但英飞凌使用独特的办法解决了这一问题。

我们观察平面型和沟槽型的器件结构，都能够发现在栅极（G）与硅片之间，有一层薄薄的氧化层，我们称之为栅氧化层。别看这层氧化层的厚度不足100nm，却在SiC MOSFET的设计中，起着十分重要的作用，关系到器件的阈值、导通电阻、栅极电压范围、可靠性等诸多参数。

我们对比了各厂家器件栅氧化层厚度，发现英飞凌SiC MOSFET栅氧化层厚度是所有SiC器件中最厚的，与硅基IGBT器件差不多，而平面栅SiC MOSFET栅氧化层厚度仅有40~50nm。

栅极氧化层厚度在SiC MOSFET可靠性和性能的权衡中起着重要作用。SiC的可靠性随栅氧厚度上升而呈指数级上升趋势，而导通电阻仅略微上升，因而CoolSiC™ MOSFET实现了性能与可靠性的最佳平衡。使用较厚的栅极氧化层，只需牺牲很少的性能，就能换取可靠性的大幅提高。不论平面型DMOS，还是沟槽型TMOS的SiC MOSFET都遵循这样的权衡曲线。

为何我们格外关注栅氧化层厚度？SiC 材料上形成的二氧化硅层，比硅材料上的二氧化硅存在更多的缺陷。直观来看，这些缺陷的影响方式是使栅氧化层局部变薄，失效风险更高。为了消除存在此类缺陷的器件，最大程度上降低栅氧化层缺陷对器件性能的影响，保证器件的长期可靠性，英飞凌对栅氧化层实施筛选，即在生产之后对器件施加较高的栅极电压，如果栅极氧化层中含有缺陷，那么该点的电场就会高于二氧化硅所能承受的临界电场，导致有缺陷的芯片损坏或性能下降，而无缺陷的器件则不会受到影响.

筛选时所采用的电压与额定栅极电压的比例对于筛选的效率至关重要，并且在很大程度上取决于栅极氧化物的整体厚度。在这张图中，我们可以看到X轴代表短时脉冲电压，Y轴代表阈值电压的变化，当向碳化硅MOSFET芯片施加栅极-源极电压时，会引入一个短时的正栅极应力，导致阈值电压发生微小的正移，一旦门极电压超过临界值，就会发现阈值电压开始显著下降，此时，氧化物内部达到临界电场强度，引发内部撞击电离，这意味着，当电荷载流子在氧化物中被强烈加速时，它可以激活新的电荷载流子，并开始产生新的缺陷，因此，如果施加的电压高于这个临界栅极-源极电压，筛选过程就会进一步损坏栅极氧化物。

为了更清楚地说明问题，我们来比较一下两种不同的栅极氧化物，假设两者具有相同的缺陷，由于临界电压取决于栅极氧化物的整体厚度。DMOS器件的栅氧化层较薄，当电压升高时，较早达到临界电场，因此，对较薄氧化物的器件施加的筛选电压要低得多，所以一些具有严重临界缺陷的器件仍然能通过筛选，这对于应用是十分不利的。对于较厚的氧化物，因为能够施加更高的筛选电压，更多的缺陷被高电压筛选出来，而我们只向客户交付筛选后未显示任何损坏或变化的器件。通过在终测中剔除有缺陷的器件，客户面临的潜在可靠性问题就能被英飞凌遭受的微小良率损失所取代。

通过刚才的阐述，我们已经了解到，沟槽栅结构具有更厚的栅氧化层，因此能采用更高的筛选电压。那么为什么平面型结构普遍较低？

这是因为碳化硅在形成栅极氧化层的时候，SiC-SiO2界面之间存在较高态密度与氧化层陷阱，导致沟道电阻比较高。打个比方，电子在沟道上流过，好比汽车在公路上行驶。公路路面状况越好，则车速越快；路面若全是坑，再好的车速度也起不来。

好在SiC是一种各向异性的晶体，不同的晶面上形成SiC-SiO2界面缺陷率是不同的。垂直晶面上SiC-SiO2界面态密度与氧化层陷阱较低，界面电气性能更好。沟槽型的SiC MOSFET好比避开了坑洼的路面，在地下挖了一条光滑的隧道，因此电子迁移率更高，沟道电阻更低。

为降低沟道电阻，平面型SiC MOSFET往往采用较高的栅极驱动电压，或者很薄的栅极氧化层，这使得栅极氧化层上的电场强度升高，较高的电场会加速器件老化，而这正是导致最终FIT率的主要原因。但与平面栅型相比，沟槽栅型碳化硅MOSFET的沟道电阻要小很多，也就是说，即使采用较厚的栅氧化层，仍能得到非常好的性能。

此外，决定任一技术阈值电压变化等的重要参数，如沟道尺寸和掺杂，在垂直结构中都能更容易、更准确地控制。